El procés d’Intel: 10 nm: és més que una escala de xip

En una sèrie de presentacions d'ahir, Intel va donar molts més detalls sobre el seu pròxim procés de 10 nm per fer processadors avançats, va revelar un nou procés FinFET de 22 nm dissenyat per a dispositius de menor potència i de menor cost, va suggerir una nova mètrica per comparar nodes de xip i va empènyer generalment la idea que "la Llei de Moore és viva i bé". El que més em va destacar va ser la idea que, tot i que els processadors continuaran sent més dens , la dificultat i el cost dels nous nodes de procés obligaran a replantejar-se completament com s’han de dissenyar els xips en el futur.

Mark Bohr, Intel Sènior Parets i director d'arquitectura i integració de processos, va donar el lloc habitual d'Intel sobre com lidera la indústria de semiconductors en tecnologia de processos. Va dir que Intel continua liderant tres anys més que els seus competidors, tot i que les fundicions de xip com Samsung i TSMC estan a l’abast del que anomenen processos 10nm abans que els productes d’Intel surtin cap a finals d’any. Bohr va dir que Intel va introduir la majoria dels principals avenços de la indústria durant els darrers 15 anys, inclosos els transistors de silici tensat, porta metàl·lica d’altura alta i transistors FinFET (que Intel va anomenar originalment Tri-Gate, tot i que des de llavors ha tornat a utilitzar el nom estàndard de la indústria)..

Bohr va dir que els números de nodes utilitzats per tots els fabricants ja no tenen sentit i, en canvi, va demanar una nova mesura basada en el recompte de transistors dividit per l’àrea cel·lular, les cel·les NAND representant el 60 per cent de la mesura i Scan Flip-Flop Les cèl·lules lògiques compten un 40 per cent (és clar, es refereix a les cel·les de memòria flash NAND, sinó a les portes lògiques NAND o "negatives-I"). Això proporciona una mesura en transistors per mil·límetre quadrat i Bohr va mostrar un gràfic que reflecteix les millores d'Intel en una escala que oscil·la entre 3, 3 milions de transistors / mm ² a 45nm a 37, 5 milions de transistors / mm2 a 14nm i passant a més de 100 milions de transistors. / mm ² a 10nm.

En els últims anys, Intel ha estat utilitzant com a mesura l’alçada de les cel·les de passos de passos de pas de passatge, però Bohr ha dit que això ja no capta tots els avenços que Intel fa. Va dir que la mesura seguia sent un bon mètode relatiu comparació, però no va donar un número difícil.

Bohr va dir que tot i que el temps entre els nodes s’allargava -Intel ja no és capaç d’introduir nous nodes cada dos anys-, l’empresa és capaç d’aconseguir un escalat d’àrea millor que el normal, que Intel anomena " hipercalimentació "Va mostrar un gràfic que demostra que tant a 14nm com a 10 nm, Intel va aconseguir que la zona lògica fos un 37 per cent de la mida de l'àrea lògica del node anterior.

Bohr va assenyalar que altres parts d'un processador (sobretot la memòria estàtica d'accés aleatori i els circuits d'entrada-sortida) no es redueixen al mateix ritme que els transistors lògics. Tot junt, va dir que les millores en l'escalat permetran a Intel agafar un xip que hauria requerit 100 mm ² a 45nm i fer un xip equivalent en només 7, 6 mm ² a 10nm, suposant que no canviïn les característiques. (Per descomptat, al món real, cada generació posterior de xip afegeix més funcions.)

Stacy Smith, vicepresident executiu d'Intel per a la fabricació, les operacions i les vendes, va dir que, tot i que es triga més temps entre nodes, la reducció addicional ha resultat en les mateixes millores interanuals que els anteriors dos anys cadència proporcionada al llarg del temps.

Ruth Brain, un Intel Parets i director de tecnologia i integració d’interconnexió, va parlar de la tecnologia existent de 14 milions d’empreses que va començar a fabricar el 2014 i va dir que era de densitat similar als productes de 10 milions d’altres que començaran a enviar aquest any.

Va explicar com es va introduir aquest procés " hipercalimentació "En part utilitzant una tècnica de modelatge multi-eficient més eficient per crear funcions més fines que les línies de 80nm o més que els actuals escàners d'immersió de 193nm poden crear en una única passada. Intel va dir que mitjançant una tecnologia anomenada" doble patró auto-alineat "(SADP), més que el mètode Litho-Etch-Litho-Etch que fan servir altres fabricants, pot obtenir resultats més precisos i coherents, aconseguint millors rendiments i rendiments.

En general, Brain va dir l'ús de hipercalimentació es tradueix en 1, 4 vegades més unitats per dòlar del que permetria l’escala tradicional i això suposa aproximadament l’equivalent a l’estalvi que Intel hauria aconseguit si la indústria passés de les hòsties de silici de 300mm a 450mm (un interruptor molt àmplia) discutit, però sembla haver estat abandonat de moment).

Kaizad Mistry, vicepresident corporatiu i codirector de desenvolupament de tecnologia lògica, va explicar com hipercalimentació s'utilitzen tècniques a 10nm i es van donar més detalls sobre el procés de 10nm de l'empresa, que va descriure com "una generació completa per davant" d'altres tecnologies de 10 milions. En general, va dir que el node 10nm proporcionarà una millora del 25 per cent en el rendiment a la mateixa potència o una reducció de gairebé 50% de potència al mateix rendiment en comparació amb el node 14nm.

Mistry va descriure el procés d'Intel com l'ús d'un passatge de 54nm i una alçada cel·lular de 272nm, així com un llançament d'aleta de 34nm i un llançament metàl·lic mínim de 36nm. Essencialment, va dir que això vol dir que teniu aletes un 25 per cent més altes i un 25 per cent més distanciades que els 14nm. En part, va dir, això s'ha aconseguit mitjançant "patrons quad quadrats auto-alineats", prenent un procés Intel desenvolupat per a multi-patró de 14nm i ampliant-lo encara més, permetent al seu torn funcions més petites. (Però es nota que això sembla indicar que el pas de la porta no s’escala tan ràpid com en les generacions anteriors.)

Dues de noves hipercalimentació Els avenços també han ajudat, va dir. El primer d'ells és "contacte sobre actiu gate ", que significa que la ubicació on travessa una porta l’aleta per crear un transistor ara es troba directament a la part superior en lloc just a sota seu. Va dir que això va donar un altre 10% de superfície per sobre de la escala. La segona tècnica, que Mistry va dir que s'havia utilitzat abans però no amb transistors FinFET, es diu "porta maniquí única". Segons la generació de 14 milions, els transistors d'Intel han tingut "portes maniquís" completes a la vora de cada cel·la lògica; a 10nm, però, Mistry va dir que només hi ha la meitat d'una porta maniquí a cada vora. Va proporcionar un altre benefici de l'escalació de l'àrea efectiva del 20 per cent, va dir.

En conjunt, va dir Mistry, aquestes tècniques permeten una millora del 2, 7x en la densitat del transistor i permeten a l’empresa produir més de 100 milions de transistors per mil·límetre quadrat.

Mistry també va deixar clar que, tal i com passa amb 14nm, l'ampliació del temps entre els nodes de procés ha permès a la companyia millorar cada mica un node cada any. Mistry va descriure en termes generals els plans per a dos nodes addicionals de fabricació de 10nm amb un rendiment millorat. (Em va semblar interessant, i una mica preocupant, que, tot i que aquests gràfics mostren els nodes de 10 nm que requereixen clarament menys potència que els nodes 14nm, suggereixen que els primers nodes de 10 nm no oferiran tanta actuació com els últims 14nm.)

Va dir que el procés de 10nm ++ proporcionarà un rendiment addicional del 15 per cent a la mateixa potència o la reducció de potència del 30% al mateix rendiment respecte al procés original de 10nm.

Més tard, Murthy Renduchintala, president del client i del grup d’arquitectura d’empreses i sistemes IoT, va ser més explícita i va dir que els productes bàsics tenen com a objectiu una millora del rendiment del 15 per cent cada any amb una "cadència anual del producte".

Bohr va tornar a descriure un nou procés anomenat 22 FFL, és a dir, processant 22nm mitjançant FinFETs de baixa fuita. Va dir que aquest procés permet reduir la fuita de potència fins a 100 vegades en comparació amb els plans convencionals tecnologia, i hauria més alt densitat que qualsevol altre procés de 22nm, juntament amb la possibilitat de FinFETs d’alt rendiment. El que és interessant aquí és que un disseny de xip pot utilitzar dos tipus diferents de transistors dins d’un sol xip; Transistors d’alt rendiment per a coses com el processament d’aplicacions i transistors de baixes fuites per a circuits sempre connectats.

Es pot dissenyar per competir amb altres processos de 22nm, com ara el procés de 22nm FDX de Global Foundries (silici sobre aïllant). La idea sembla ser que, amb 22nm, podeu evitar el doble patró i la despesa addicional que necessiten els nodes més ajustats, però, tot i així, aconseguir un bon rendiment.

Renduchintala va parlar de com a fabricant de dispositius integrat (IDM) -una empresa que tant els dissenya com els fabricants- Intel té l’avantatge d’una “fusió entre la tecnologia de processos i el desenvolupament de productes”. Va dir que l'empresa és capaç de triar entre diversos tipus de tècniques IP i de processos, incloent transistors adequats a cada part del seu disseny.

El que em va semblar més interessant va ser la seva discussió sobre com el disseny del processador passava d’un nucli monolític tradicional a un disseny “mix and match”. La idea de nuclis heterogenis no és cap novetat, però la idea de poder tenir diferents parts d’un processador construïdes en matrius mitjançant diferents processos connectats entre si podria ser un gran canvi.

Habilitant això és el pont integrat multi-interconectació (EMIB) que Intel va començar a enviar amb les seves recents tecnologies Stratix 10 FPGA i que va discutir amb els futurs productes del servidor Xeon en el seu recent dia d'inversor.

Renduchintala va descriure un món futur on un processador podria tenir nuclis de CPU i GPU produïts en els darrers i més densos processos, amb coses com components IO i comunicacions que no beneficien tant de la densitat creixent. endavant un procés anterior i altres coses sobre nodes encara més antics. Tots aquests matrius es connectarien mitjançant aquest pont EMIB, que permet connexions més ràpides que els paquets tradicionals de diversos xip, però té un cost inferior en comparació amb l’ús d’un interpositor de silici.

Si tot això passés, tot el marc de nous processadors podria canviar. Des d’obtenir un nou processador realitzat completament en un procés nou cada dos anys, potser ens dirigirem cap a un món això implica un canvi molt més gradual de la tecnologia de processos només en algunes parts del xip. Això també obre la possibilitat d’afegir moltes més coses al propi xip, des d’integrar més IO components, a diferents tipus de memòria. A la llarga, això podria suposar grans canvis en el funcionament dels xips i els sistemes que alimenten.

Michael J. Miller és cap d'informació de Ziff Brothers Investments, una empresa d'inversions privades. Miller, que va ser redactor en cap de PC Magazine des de 1991 fins a 2005, va escriure aquest bloc per a PCMag.com per compartir les seves reflexions sobre productes relacionats amb PC. En aquest bloc no s’ofereix assessorament sobre inversions. Tots els deures estan rebutjats. Miller treballa per separat per a una empresa d’inversions privades que pugui invertir en qualsevol moment en empreses els productes dels quals es discuten en aquest bloc i no es farà cap divulgació de transaccions de valors.