Intel proposa tecnologia de processos 14nm, microarquitectura de Broadwell

A la setmana passada al Fòrum per a desenvolupadors d'Intel, diversos enginyers d'Intel van revelar molts més detalls tècnics sobre el processador Core M, la microarquitectura general de Broadwell i el procés que s'hi basa.

Srinivas Chennupaty, enginyer principal i arquitecte en cap de CPU, va explicar com si bé Broadwell sigui el "tick" de la cadència "tick / tock" d'Intel (el que significa que es tracta d'un procés reduït fins a 14nm), la microarquitectura de Broadwell s'ha estès des de l'arquitectura de Haswell. utilitzats en els productes actuals de 22nm. Tot i que la major part de la presentació es va basar en la versió de Core M de baix consum dirigida a tauletes, 2 en 1 i a ultrabooks sense fan, va assenyalar que aquesta arquitectura necessita donar suport a una àmplia gamma de productes des de tauletes fins a servidors Xeon.

En general, va dir que tota l'arquitectura ha estat dissenyada per millorar la potència dinàmica i la gestió tèrmica, amb una reducció de la potència inactiva System-on-Chip (SoC) i un major rang de funcionament dinàmic, que permet treballar en una gamma més amplia de potència.. És per això que la versió Core M, que es redueix a una potència total de només 4, 5 watts, funciona en sistemes sense ventilador.

Una part d'això es deu a una millor gestió de la potència dins del nucli mateix, com per exemple en la forma en què es pot ajustar a diversos estats de potència, de manera que encara pot obtenir un "turbo boost" quan sigui necessari sense sobreescalfar el processador i tenir un voltatge totalment integrat. regulador (FIVR) dissenyat per variar la tensió de manera que supervise la demanda màxima i ofereix un rendiment millorat a poca potència. També ofereix una millor supervisió de tota la solució, inclòs el concentrador de plataformes separat (PCH) o el chipset, de manera que el PCH al seu torn pot accelerar l’alimentació per a les funcions connectades, permetent que els enllaços entrin en estats de baix consum per a coses com les unitats SATA, PCI Express i USB. I té un control actiu de la temperatura de la pell, de manera que el xip pot supervisar la seva temperatura i ajustar l’ús d’energia en conseqüència.

La microarquitectura en si pot obtenir més rendiment que la generació anterior de Haswell amb la mateixa freqüència, a causa de funcions com un planificador fora de comanda més gran, predicció de la direcció adreçada i millora en el càlcul de vectors i punts flotants.

En general, va dir que, mentre que les instruccions d'un cicle de roscos només van augmentar una mica en aquesta generació, tot això afegeix que el rendiment d'un filetat durant els darrers 7 anys augmenta un 50% a la mateixa velocitat.

Altres canvis inclouen instruccions noves sobre criptografia i seguretat, un millor control i algunes millores de les extensions de memòria transaccional (conegudes com TSX o Transactional Synchronization Extensions) i comandes de virtualització (VT-x) que es van trobar a la generació anterior.

El chipset PCH que acompanya el Core M es coneix com a PCH-LP i es produeix realment en el procés de 22nm. Es va dissenyar per utilitzar al voltant del 25% menys de potència quan està en ralentí i reduir la potència activa en un 20% aproximadament. També inclou millores en l’emmagatzematge d’àudio i PCI Express.

En general, va dir, els canvis permeten reduir la potència el doble del que esperaves de l'escala tradicional de processos, juntament amb les instruccions millorades per rellotge d'un sol fil i el rendiment vectorial.

Segons el Sr. Enginyer Principal i Arquitecte gràfic Aditya Sreenivas, també s'han aplicat millores similars. Un cop més, l'objectiu era la millora del rendiment / vat, com ara una millor potència dinàmica i unes característiques de fuites, optimitzant el funcionament de menor tensió; i millores de la microarquitectura per reduir la potència dinàmica. Va assenyalar que aquesta també està dissenyada per funcionar a 6 i 10 watts també, potser deixant entreveure les noves versions.

L’arquitectura gràfica real sembla semblant a la versió anterior, però la versió GT2 utilitzada en la implementació de Core M ha passat de 20 a 24 unitats d’execució, organitzades com tres “sublictes”, cadascuna amb 8 UE. (En una altra xerrada, un enginyer Intel centrat en l'arquitectura de càlcul va donar exemples de versions dels gràfics amb 12 i 48 UE, suggerint futures versions.)

Una diferència important és que aquesta versió és compatible amb Direct X 11.2 i està preparada per DX12 i admet Open GL 4.3 i Open CL 2.0. Això hauria de significar que gairebé tots els jocs i aplicacions haurien de funcionar amb els gràfics aquí, encara que no necessàriament amb la mateixa velocitat que podríeu veure en un xip de gràfics discrets. Però, en conjunt, aquests canvis podrien representar una millora del 40% en el rendiment gràfic en alguns casos, en comparació amb la sèrie Haswell-Y anterior.

Un altre gran canvi és el suport per a la memòria virtual compartida (SVM) de OpenCL, que permet utilitzar els components de CPU i GPU per a la computació. Sembla ser essencialment el mateix concepte que l’arquitectura de sistemes heterogènia (HSA), impulsat per AMD i altres.

La nova arquitectura també ofereix algunes millores en les funcions de suports, segons Intel Fellow i l’arquitecte en mitjans de comunicació Hong Jiang. Va dir que el xip permet que coses com la transcodificació de vídeo i sincronització d'Intel Quick Sync siguin "2 vegades més ràpides" que la versió anterior, amb una qualitat millorada. A més, ara té suport per a la descodificació VP8, així com AVC, VC-1, MPEG2 i MVC per a vídeo; Decodificació JPEG i Motion JPEG per a videoconferència i fotografia digital; i descodificació i codificació HEVC acumulada per GPU fins a 4K 30fps. A més de permetre el vídeo 4K, aquests canvis haurien de permetre la reproducció de vídeo Full HD un 25% més llarg.

14nm Process Tech

Tot i que Intel va aportar molta informació sobre la tecnologia de processos de 14 milions més antiga, Mark Bohr, Intel Senior Fellow, Logic Technology Development, va recórrer el nou procés i va compartir més informació.

"Almenys per a Intel, la Llei de Moore continua", va dir, mostrant una diapositiva que indica que Intel porta una escala de 0, 7x de transistors cada generació durant anys i que continua fent-ho. (Tingueu en compte que si s’envergadura en les dues dimensions, obtindríeu un nou transistor que era del 50% de la mida d’un en la generació anterior, cosa que la Llei de Moore preveu tècnicament.)

Va parlar de com era aquesta la segona generació d'Intel en els seus transistors "Tri-Gate", després de la introducció de 22nm (Intel utilitza el terme "Tri-Gate" per a cobrir transistors on el canal està situat per sobre del substrat, com una aleta, i el control. s'envolta pels tres costats, una estructura que a la majoria de la indústria es coneix com a transistors "FinFET"). Va assenyalar que la distància entre les aletes va disminuir de 60nm a 42nm en el trasllat al nou procés; l'alçada de les aletes va augmentar de 34nm a 42nm. (A la diapositiva anterior, el "dielèctric high-k" és de color groc; l'elèctrode de la porta metàl·lica en blau, que utilitza el disseny high-k / metal-gate, que Intel utilitza des dels seus nodes 45nm.)

Sobre la generació de 14nm, va dir que la dimensió crítica més petita era l'amplada d'una aleta Tri-gate, que era d'aproximadament 8 nm, mentre que altres dimensions crítiques oscil·laven entre els 10nm i els 42nm (per la distància entre el centre d'una aleta fins al centre. del següent llançament d’aleta). Va assenyalar que els transistors solen fer-se amb aletes múltiples, i la reducció del nombre d’aletes per transistor resulta en una densitat millorada i una menor capacitat.

En aquesta generació, va dir, el pas de l’aleta va disminuir en 0, 7x (de 60 a 42nm), el pas de la porta en 0, 87x (de 90 a 70 nm) i el pas d’interconnexió en 0, 65x (de 80 a 52nm), donant el mitjana total al voltant de la mitjana històrica.7x Va dir que una altra manera de mirar-ho va ser multiplicar el pas de porta i el metall, i que va dir que Intel tenia un 0, 53 per escalar l’àrea lògica, que va dir que era millor del normal. (A part, també m'interessava que les diapositives de Bohr mostressin el processador Core M amb 1.9 mil milions de transistors en la seva mida de matrius de 82 mm2, en comparació amb els 1.300 milions del diagrama oficial; Intel PR va reconèixer l'error i va dir que 1.300 milions són la figura correcta.)

Quan es busca el cost per transistor, Bohr va acordar que el cost per obsequi de silici produït augmenta a causa dels passos addicionals d’emmascarament –amb algunes capes ara es requereix un patró doble i fins i tot triple. Però va dir que, ja que el node de 14nm aconsegueix un escalat d'àrea millor que el normal, manté el cost normal per reducció del transistor.

De fet, va mostrar gràfics indicant que Intel espera que aquestes reduccions continuïn en el futur. I va continuar defensant que els canvis també es tradueixen en una menor fuita i un rendiment més elevat i, per tant, en un rendiment millorat per watt, que segons ell va millorar 1, 6X per generació.

Va assenyalar que en passar del Haswell-Y al Core M, Intel hauria tingut una matriu que era 0, 51 x la mida del xip anterior si hagués estat neutre en funció; Amb les funcions addicionals dissenyades, va dir, Core M va aconseguir un escalat de la superfície de 0, 63x.

Bohr va dir que 14nm ara està en producció de volum a Oregon i Arizona i que s’iniciaria a Irlanda a principis de l’any vinent. També va dir que, encara que Intel solia disposar de dues versions de transistors: les d’alta tensió i ultra-baixa, ara té un ventall de característiques des d’alta potència fins a extrems molt inferiors amb diferents transistors, piles d’interconnexió, etc.

Bona part d’això sembla formar part de l’empenta d’Intel cap a l’espai de foneria, on fa xips per a altres empreses. De fet, Sunit Rikhi, el director general del negoci de foneria, va presentar Bohr i posteriorment va pronunciar la seva pròpia conferència on es mostraven totes les opcions que ofereix Intel. (Tot i que Intel té tecnologia avançada, no té experiència en fabricar xips de baix consum que tenen competidors com TSMC i Samsung. Així doncs, destaca el seu avantatge en la fabricació de 14 milions.)

A continuació arriba 10 nm, amb Bohr que deia que ara es trobava en la "fase de desenvolupament complet" i que el seu "treball diari" estava treballant en el procés 7nm.

Va dir que estava molt interessat en la EUV (litografia ultraviolada extrema) pel seu potencial per millorar l'escalat i la simplificació del flux de processos, però va dir que no estava a punt en termes de fiabilitat i fabricació. Va dir que ni els nodes 14nm ni 10nm utilitzen aquesta tecnologia, tot i que li hauria agradat. Va dir que Intel "no estava apostant per ell" durant 7nm i que podia fabricar xips en aquest node sense ell, tot i que va dir que seria millor i més fàcil amb EUV.

Bohr va dir que el pas a les hòsties de 450 mm, de l'estàndard de 300 mm que ara utilitza tota la indústria, ajudaria a reduir el cost per transistors. Tot i això, va dir, costa molt desenvolupar un conjunt d’eines complet i una nova fabricació completa i dependria de diverses grans empreses col·laboradores per fer-ho tot. Va dir que la indústria no està del tot d'acord sobre el moment adequat per a això, per tant es troba a diversos anys.

En general, va dir que encara no veia el final en l'escala i va assenyalar que els investigadors d'Intel estaven estudiant diferents solucions en transistors, patrons, interconnexió i memòria. Va dir que hi havia diversos documents tècnics interessants darrerament sobre coses com dispositius III-V (que utilitzen diferents materials semiconductors) i T-FETs (transistors d'efecte de camp del túnel), i que sempre hi havia alguna cosa interessant.